Design and characterisation of a CMOS VLSI self-timed multiplier architecture based on a bit-level pipelined-array structure

Acosta، نويسنده , , A.J.; Jimenez، نويسنده , , R.; Barriga، نويسنده , , A.; Bellido، نويسنده , , M.J.; Valencia، نويسنده , , M.; Huertas، نويسنده , , J.L.، نويسنده ,

روزنامه با شماره پیاپی سال 1998

7

247

253

Self timed circuits , multipliers , VLSI electronics , Pipelined arrays

I E T Circuits, Devices and Systems

1998

I E T Circuits, Devices and Systems

371251