طراحي مدار پيش بيني كننده خطاي زماني به منظور اعمال تكنيك تنظيم پوياي ولتاژ تغذيه در مدارهاي مجتمع VLSI

با پيشرفت تكنولوژي و افزايش تعداد ترانزيستورها در واحد سطح، افزايش توان مصرفي از مهم ترين محدوديت ها براي توسعه مدارهاي مجتمع CMOS نانومقياس به شمار مي رود. لذا طراحي مدارهاي كم توان، يكي از راهبردهاي توسعه سيستم هاي ديجيتال در نسل هاي جديد فناوري CMOS در نظر گرفته مي شود. تكنيك تنظيم پوياي ولتاژ تغذيه از بده بستان دو شاخص مصرف توان و كارايي مدار در اثر تغيير ولتاژ تغذيه به عنوان يك راهبرد براي كاهش توان استفاده مي كند. مدار پيش بيني كننده خطا، يكي از ابزارهاي موثر براي ارزيابي تاثير كاهش ولتاژ روي كارايي مدار مي باشد. در اين مقاله يك آرايش مداري براي پيش بيني و تشخيص خطاي زماني ناشي از كاهش ولتاژ تغذيه، پيشنهاد شده است. اين مدار مبتني بر يك فليپ فلاپ حساس به دو لبه به همراه مولد اخطار مي باشد. بر اساس شبيه سازي انجام شده در گوشه هاي فناوري ساخت، مدار پيشنهادي نسبت به مدارهاي مرسوم در بدترين حالت و تحت فعاليت سوئيچينگ 100٪ داده هاي ورودي، ميزان 77٪ توان مصرفي كمتر و نيز 86٪ تاخير كمتري دارد.