شماره ركورد كنفرانس :
3908
عنوان مقاله :
طراحي يك ضرب كننده 16 بيتي Vedic با توان مصرفي پايين
پديدآورندگان :
قلي نژاد رضا rezaqolinejad@gmail.com دانشكده برق دانشگاه شهيد بهشتي , حسن زاده عليرضا a_hassanzadeh@sbu.ac.ir دانشكده برق دانشگاه شهيد بهشتي
كليدواژه :
توان دايناميك , تكنيك كاهش توان , ضرب كننده , Vedic
عنوان كنفرانس :
دومين كنفرانس ملي رويكردهاي نو در مهندسي برق و كامپيوتر
چكيده فارسي :
در اين مقاله يك ضرب كننده 16 بيتي Vedic توان پايين بر روي FPGA سري Spartan6 پياده سازي شده است. بوسيله‌ي تكنيك‌هاي Precomputing و Clock gating توان مصرفي ضرب كننده به ميزان 14 درصد كاهش داده شده است. دراين روش ها با استفاده از كاهش فعاليت مدار توان تلفاتي كاهش داده شده است. با كاهش گذرهاي صفر به يك توان تلفاتي ديناميك مدار به طور موثر كاهش ميابد.اين ضرب كننده توان پايين توسط نرم افزار ISE 13.2 طراحي و شبيه سازي شده است.
