تحليل تطبيقي و طراحي يك فليپ فلاپ كم مصرف و كارآمد

يكي از روشهاي كاهش توان در سيستمهاي ديجيتالي كاهش ولتاژ تغذيه مي باشد. در اين مقاله يك فليپ فلاپ جديد تحريك شونده با پالس معرفي شده است كه از تكنيك كاهش ولتاژ تغذيه جهت كاهش توان مصرفي ديناميك و همچنين از تكنيك كنترل خودي ولتاژ (SVL) براي كاهش توان نشتي استفاده شده است. طراحي اين فليپ فلاپ به گونه اي صورت گرفته كه علاوه بر كاهش مصرف توان ديناميك و نشتي، تاخير مدار نيز كاهش داشته است. شبيه سازي ها با استفاده از نرم افزار HSPICE و در تكنولوژي 90nm bulk انجام شده است. طبق نتايج حاصل شده از شبيه سازي، مدار پيشنهادي از نظر معيارPDP در رتبه اول نسبت به ديگر ساختارهاي مشابه مورد مطالعه قرار دارد. بر اساس نتايج حاصله، مدار پيشنهادي به طور متوسط61.2 درصد نسبت به مدارهاي مقايسه شده بهبود در معيار PDP داشته است. همچنين از نظر مصرف توان نشتي مدار پيشنهادي به طور متوسط 79.6 درصد نسبت به ساختارهاي مقايسه شده صرفه جويي در مصرف توان داشته است.