يك روش سريع مبتني بر بازسنتز منطقي به منظور كاهش اثرات سالمندي در مدارهاي ديجيتال

با پيشرفت تكنولوژي و كاهش ابعاد ترانزيستورها، چالش هاي جديدي در حوزه قابليت اطمينان تراشه هاي ديجيتال بوجود آمده است. از جمله اين چالش ها مي توان به سالمندي ترانزيستورها اشاره كرد كه باعث كاهش كارآيي و تخريب عملكرد مدار مي شود. تاكنون روش هاي مختلفي با استفاده از تكنيك بازسنتز منطقي به منظور كاهش اثرات سالمندي در يك مدار ارائه شده است. اما مشكل اصلي اين روش ها طولاني بودن زمان اجرا و غير قابل اعمال بودن آن ها براي مدارهاي مقياس بزرگ مي باشد. در اين مقاله، يك روش بازسنتز منطقي مبتني بر بخش بندي به منظور كاهش تنزل كارآيي ناشي از سالمندي در يك مدار ديجيتال ارائه شده كه به طور موثري زمان اجراي فرآيند بهينه سازي را كاهش مي دهد. در روش پيشنهادي، مدار با استفاده از ساختارهاي مخروطي به مجموعه اي از زيرمدارهاي كوچكتر بخش بندي مي شود. سپس اين زيرمدارها سطح بندي شده و زيرمجموعه اي از موثرترين زيرمدارها به منظور بهينه سازي انتخاب شده و تكنيك بازسنتز منطقي بر روي هر زير مدار اعمال شده كه باعث كاهش زمان اجراي الگوريتم مي شود. همچنين با استفاده از زيرمدارهاي ايجاد شده سعي شده تا سربار زماني ناشي از محاسبه مجدد تاخير مدار پس از هر دور از فرآيند بهينه سازي، كاهش يابد. نتايج حاصل از شبيه سازي نشان مي دهد كه روش پيشنهادي با سربار مساحت 26/4% تنزل كارآيي ناشي از سالمندي را حدود 8/14% بهبود داده است.