شبكه بر تراشه ي دوبعدي با مسيرياب تركيبي

Two-dimensional Network-on-Chip with Hybrid Routers

با كوچكتر شدن دائمي ابعاد تكنولوژي و افزايش چشمگير در تعداد ترانزيستورها، معماران كامپيوتر براي استفاده ي بهينه از ميلياردها ترانزيستور بر روي يك تراشه منفرد به سراغ يكپارچه سازي تعداد زيادي از هسته هاي پردازشي در طراحي هاي خود رفتند، كه اين مسئله باعث شد كه كليد عصر تعداد هسته هاي زياد رقم بخورد. شبكه بر تراشه ها به عنوان يك راه حل كارآمد براي يكپارچه سازي تعداد زيادي از هسته هاي پردازشي به صورت مقياس پذير معرفي شدند. با اين حال، مسيرياب ها در شبكه بر تراشه ها به دليل ساختار پيچيده اي كه دارند، توان و مساحت زيادي مصرف مي كنند، و تحقيقات كنوني نشان مي دهد كه شبكه ي اتصالات، بيشتر بودجه ي توان مصرفي و مساحت تراشه ها را به خود اختصاص مي دهند. در اين تحقيق ساختار مسيرياب هاي كانال مجازي (متداول ترين مسيرياب در شبكه بر تراشه ها) با اينترفيس نوع جديدي از شبكه بر تراشه ها به نام شبكه بر تراشه هاي بدون مسيرياب تركيب شده است تا در ازاي كاهش در كارايي در بعضي از ترافيك ها، توان مصرفي و مساحت مسيرياب بهبود پيدا كند. تا آن جايي كه ما مي دانيم، اين اولين كاري است كه از اين رويكرد براي كاهش مساحت و توان مصرفي شبكه بر تراشه ها استفاده كرده است. مزيت اصلي اين كار نسبت به شبكه بر تراشه ي بدون مسيرياب اين است كه اين كار انعطاف پذيري بيشتري دارد و امكان رفتن به فضاي سه بعدي را نيز فراهم مي كند تا بتوان هسته هاي بيشتري را در فضاي مساحت محدود تراشه يكپارچه سازي كرد. كار پيشنهادي با شبكه بر تراشه هاي مش و توروس دوبعدي با استفاده از شبيه سازهاي Garnet و DSENT مقايسه شد و نتايج نشان مي دهد كه طرح تركيبي در زمينه ي كارايي براي عرض لينك 64 بيت از 10 درصد بهبود تا 40 درصد تضعيف و براي عرض لينك 128 بيت، از 4 تا 35 درصد تضعيف در مقايسه با مش داشته است. شبكه ي تركيبي در مقايسه با شبكه ي مش، 30 درصد كاهش در مساحت و 3 درصد كاهش در توان مصرفي داشته است. در مقايسه با شبكه ي توروس تاشده، شبكه ي تركيبي 30 تا 50 درصد كاهش در مساحت و 20 تا 30 درصد كاهش در توان مصرفي (به ترتيب براي عرض لينك 64 بيت و 128 بيت) داشته است.

The constant shrinkage of technology sizes and significant increase in the number of transistors have led computer architects to integrate a large number of processing cores into their designs to make optimal use of billions of transistors available on a single chip. This has led to the many-core era. On-chip networks (NoCs) were introduced as an efficient solution for integrating many processing cores in a scalable manner. However, on-chip routers consume a lot of power and area due to their complex structures. Current research shows that interconnect networks consume most of the power and area budget of chips. In this research, the structure of virtual channel (VC) routers (the most common router in on-chip networks) has been combined with the interface of a new type of on-chip networks called routerless NoCs. This approach reduces the power consumption and area of routers in exchange for a reduction in performance in some traffics. As far as we know, this is the first time an approach like this has been used to reduce the area and power consumption of on-chip networks. The main advantage of this work over routerless NoCs is that it has more flexibility and also provides the possibility to go to three-dimensional space so that more cores can be integrated into the limited area available on a chip. The proposed work was compared with two-dimensional mesh and torus topologies using Garnet and DSENT simulators, and the results indicate that the hybrid design shows from 10% improvement to 40% degradation in performance for 64-bit link width, and a 4-35% degradation in performance for 128-bit link width compared to mesh. The hybrid network had a 30% reduction in area and a 3% reduction in power consumption compared to mesh. Compared to the torus network, the hybrid network had a 30-50% reduction in area and a 20-30% reduction in power consumption for 64-bit and 128-bit link widths respectively.