مسيرياب غير وفقي شبكه بر تراشه با قابليت هم‌زمان تحمل‌پذيري خرابي و آزمايش برخط اتصالات بين مسيرياب‌ها

Non-adaptive Router of Network on Chip with Capabilities of Fault Tolerance and Online Test of Interconnections among Routers

از آنجايي كه تأمين كيفيت سرويس براي سيستم‌هاي بحراني و بلادرنگ امري ضروري است، لذا در طراحي تراشه‌هاي اين سيستم‌ها، آزمايش برخط و تحمل خرابي ضرورت دارد. الگوريتم غالب مسيريابي در شبكه بر تراشه براي سيستم‌هاي بحراني و بلادرنگ، الگوريتم مسيريابي قطعي است. زيرساخت ارتباطي شبكه بر تراشه به دليل اثرات نقص‌هاي هم شنوايي، يكي از محيط‌هاي مستعد خرابي است. لذا بايد مكانيسم‌هاي آزمايش مؤثري براي كشف خرابي‌ها به‌صورت برخط و تحمل هم‌زمان خرابي طراحي شود تا زمان تحمل خرابي به حداقل برسد. در اين مقاله، روشي براي آزمايش برخط اتصالات بين مسيرياب‌هاي غير وفقي با الگوريتم‌هاي مسيريابي قطعي ارائه‌شده است؛ به‌ طوري‌كه با تعبيه يك مولد الگوي آزمايش و چهار مقايسه‌گر در هر مسيرياب و ايجاد افزونگي اتصالات بين مسيرياب‌ها، نياز به توقف عمليات معمول سيستم به هنگام آزمايش از بين مي‌رود. در معماري پيشنهادي، آزمايش اتصالات با فركانس تراشه انجام‌گرفته و هم‌ زمان با كشف خرابي در اتصالات، امكان تحمل خرابي نيز فراهم‌ شده است. نتايج شبيه‌سازي نشان مي‌دهد كه مسيرياب پيشنهادي، كاهش چشم‌گيري در زمان اجراي آزمايش با حداقل سربار مساحت و توان مصرفي را ارائه مي‌دهد.

Since providing service quality for critical and real time systems is essential, online test and fault tolerance are considered to be of high significance in designing chips for these systems. The dominant routing algorithm of Network on Chip (NoC) in critical and real time systems is deterministic routing algorithm. Due to the effects of crosstalk, NoC communication infrastructure is highly prone to fault and failure. Thus, effective and efficient testing mechanisms should be designed for detecting faults in the form of both online testing and fault tolerance so that fault tolerance time is minimized. In this paper, a method was proposed for online testing of interconnections among non-adaptive routers with deterministic routing algorithms. Indeed, by embedding a test pattern generator and four comparators in each router and producing interconnection redundancy among routers, the need for stopping usual system operations while testing is obviated. In the proposed architecture, interconnections were tested with chip frequency. As faults and failures are detected, the opportunity for tolerating them is created simultaneously. The results of conduct simulations in this study revealed that the proposed router was able to significantly reduce test execution time with minimum area overhead and power consumption.