طراحي يك ديكدر BCH بهينه جهت افزايش اطمينان در ذخيره سازي اطلاعات و تصحيح خطا در حافظه هاي فلش

Design of an Optimum BCH Decoder to Increase the Reliability of Data Storage and Error Correction Mechanism in Flash Memories

كاهش ابعاد ترانزيستورها در نسل جديد حافظه­هاي فلش و رهسپار شدن آن‌ها به سمت حوزه­­­هاي طراحي نانومتر منجر به عدم صحت در برنامه­ريزي و پاك كردن اطلاعات در اين طراحي­ها شده؛ درنتيجه قابليت اطمينان در ذخيره­سازي اطلاعات به چالشي مهم در ساختار اين نوع حافظه­ها تبديل شده است. جهت مقابله با چنين چالشي در كنترل‌كننده اين نوع از حافظه­ها از كدهاي تصحيح خطا­ي BCH استفاده مي­شود. دو نكته­ اساسي در فرآيند ديكدينگ كد BCH عبارت‌اند از: ميزان تأخير در فرآيند تصحيح خطا و حجم سخت‌افزاري هر يك از زير بلوك­ها. در اين مقاله جهت افزايش سرعت در فرآيند تصحيح خطا و نيز افزايش راندمان مدار ديكدر، روشي مؤثر مبتني بر معماري موازي براي زير بلوك‌هاي ديكدر BCH و همچنين استفاده از تكنيك خط لوله پيشنهاد شده است. از طرف ديگر راه‌حل پيشنهادي جهت كاهش حجم سخت­افزار بلوك ديكدر BCH، استفاده از الگوريتم اشتراك­گذاري XORها جهت حذف گيت­هاي تكراري در بلوك Chien search است. ديكدر پيشنهادشده توسط زبان توصيف سخت­افزار VHDL شبيه­سازي و سپس با استفاده از نرم­افزار Xilinx ISE سنتز شده است. نتايج شبيه­سازي­ها نشان مي­دهند كه الگوريتم پيشنهادي در مقايسه با روش­هاي مشابه ضمن كاهش زمان فرآيند تصحيح خطا، توانسته است كاهش چشم­گيري در حجم سخت­افزاري بلوك ديكدر BCH داشته باشد.

Abstract: The shrinking of transistor dimensions and migration to nanometer region have increased the data storage errors in new generations of flash memories. Therefore, the reliability of data storage is an important challenge in the structure of these memories. In order to confront with this challenge, BCH error correction codes are utilized in the controller of these memories. There are two important points in the optimization process of a BCH decoder: speeding up the computation and reducing the hardware complexity. To speed up the decoding process, a parallel architecture is utilized for various building blocks. A Pipeline scheme is also adopted in BCH decoder to increase the throughput. To implement this parallel BCH decoder in an area-efficient manner, an iterative matching scheme is proposed to reduce the Chien search hardware complexity by reducing the number of XOR gates through removing the duplicate gates and sharing the remaining ones. The proposed decoder along with BCH encoder have been implemented in VHDL hardware definition language and synthesized in Xilinx ISE. The proposed decoder has been implemented in VHDL hardware definition language and synthesized in Xilinx ISE. The simulation results show that the proposed algorithm could reduce the decoding time and hardware complexity .