معماري تحمل‌پذير اشكال براي مسيرياب‌هاي شبكه روي تراشه سه‌بعدي

Fault-Tolerant 3-D Network-on-Chip Design using Dynamic Link Sharing

اگرچه تراشه‌هاي سه‌بعدي يك راه‌حل اميد بخش براي مقابله با مشكلات ناشي از مقايس‌پذيري در سطح مدارات مجتمع محسوب مي‌گردند اما دماي بالاي اين تراشه‌ها به دليل افزايش چگالي توان، آسيب‌پذيري تراشه‌هاي سه‌بعدي در مقابل خطاهاي دائمي و يا متناوب را بيشتر كرده است. از طرف ديگر استفاده از اتصال‌هاي سريع عمودي (TSV) در مدارات مجتمع سه‌بعدي افق جديدي را براي طراحي شبكه‌هاي روي تراشه باز كرده است. در اين مقاله با به كارگيري اتصال‌هاي سريع عمودي يك معماري با قابليت تحمل‌پذير اشكال براي شبكه‌هاي روي تراشه سه‌بعدي معرفي خواهيم كرد. در اين معماري، خرابي‌هاي دائمي و متناوب اتصال (يا كراس‌بار)، با استفاده از اتصال (يا كراس‌بار) بيكار مسيرياب‌هاي بالا و پايين دور زده مي‌شوند. نتايج نشان مي‌دهد كه معماري پيشنهادي نسبت به ديگر معماري‌هاي ارائه شده كارآيي بيشتري داشته و قابليت اطمينان شبكه را به طور متوسط تا 35 درصد افزايش مي‌دهد.

Emerging 3D technology partitions a larger die into smaller parts and then stacks them in a 3D fashion. This technology can lead to a paradigm shift in on-chip communication design providing higher orders of bandwidth and lower latency. However, due to the aggressively scaled transistors in modern technology nodes, the reliability issue has become into a major concern. In this paper,we leverage these ultra-low-latency vertical links to design a fault-tolerant 3D NoC architecture. In this architecture, permanent and intermittent defects on links and crossbars are bypassed by borrowing the idle bandwidth from vertically adjacent links and crossbars. Evaluation results under synthetic and realistic workloads show that the proposed fault-tolerance mechanism offers higher reliability and lower performance loss, when compared with state-of-the-art fault-tolerant 3D NoC designs.