طراحي و شبيه سازي مدار مجتمع بازيابي پالس ساعت و داده در نرخ 5 گيگابيت بر ثانيه با روش قفل فاز سريع براي گيرنده هاي مخابراتي پر سرعت

design and simulation of clock and data recovery integrated circuitretrieval at 5 Gbps with fast phase locking method for high speed telecommunication recivers

در اين مقاله به طراحي و شبيه سازي يك مدار مجتمع بازيابي ساعت و داده­ي سريع با نرخ داده­ي 5 گيگابيت برثانيه با روش فاز مياني پرداخته شده است. مدارهاي بازيابي پالس ساعت و داده از اهميت ويژه­اي در مخابرات نوري برخوردار هستند و در گيرنده­هاي پرسرعت نقش كليدي دارند. مدار پيشنهادي با به كارگيري روش فاز مياني و با استفاده از فناوري سي ماس0/18 ميكرومتر در شبيه ساز ADS طراحي و شبيه ‌سازي ‌شده است. نتايج حاكي از آن است كه اين مدار با ديتاي ورودي PRBS مي‌تواند ديتا را در زمان بسيار اندك (چند نانو ثانيه) بازيابي كند. مقدار جيتر موجود در ديتاي بازيابي شده، 16 پيكو ثانيه به ‌دست ‌آمده است.

in this paper,the design and simulation of an integrated circuit for clock and data recovery at a data rate of 5 Gbps has been dealt with in the middle phase method . clock and dat recovery circuits are of particular importance in optical communication and play a key role in high speed receivers . the proposed circuit is designed and simulated using an intermediate phase method and using CMOS technology of 0.18 micrometers in the ADS simulator.the result indicate that the circuit with the PRBS input data can recover the data in a very small time .the amount of jitter in the recoverd data is 16 pico second.