افزايش تحمل پذيري مدارهاي تركيبي در مقابل خطاي نرم مبتني بر جايگزيني منطقي محلي

Soft Error Tolerant Design of Combinational Circuits using a Local Logic Substitution Scheme

در اين مقاله يك تكنيك باز-سنتز مبتني بر جايگزيني منطقي محلي به‌منظور كاهش نرخ خطاي نرم مدارهاي تركيبي ارائه شده است. روش پيشنهادي راه‌كار خلاقانه‌اي را جهت افزايش احتمال پوشش منطقي مدار تحت خطاي نرم و با در نظر گرفتن محدوديت مساحت فراهم مي‌آورد. در اين تكنيك، ابتدا زيرمداري از مدار اصلي استخراج مي‌شود و به كمك روش Quine–McCluskey (QM) توسعه‌يافته، پياده‌سازي‌هاي مختلف از زيرمدار به دست مي‌آيد. به‌منظور انتخاب بهترين جايگزين از بين مجموعه پياده‌سازي‌هاي مختلف زيرمدار با كمترين نرخ خطاي نرم، معيار جديد Global Failure Probability (GFP) ارائه شده است. اين معيار، با در نظر گرفتن پارامترهاي نظير احتمال ايجاد پالس‌هاي گذراي خطادار در زيرمدار و احتمال انتشار اين پالس‌ها توسط زيرمدار، اين امكان را فراهم مي‌آورد كه پس از تغيير محلي ساختار زيرمدار بتوان به ارزيابي سراسري نرخ خطاي نرم ناشي از اين تغيير پرداخت. به‌عبارت‌ديگر، معيار ارائه‌شده در هر مرحله از فرآيند بهبود نرخ خطاي نرم بدون نياز به جايگزين نمودن تمام پياده‌سازي‌هاي مختلف از زيرمدار در مدار اصلي و محاسبه نرخ خطاي نرم كل مدار به ازاي هركدام از آن‌ها، تاثير هر يك را در نرخ خطاي نرم مدار اصلي محاسبه مي‌نمايد. نتايج حاصل از شبيه‌سازي‌ها بر روي مدارهاي محك ISCAS’85 نشان مي‌دهد كه روش پيشنهادي به‌طور ميانگين موجب 17/75% كاهش نرخ خطاي نرم به ازاي 5/39% سربار مساحت شده است.

In this paper, a re-synthesize technique based on the local logical replacement in order to reduce the soft error rate of combinational circuits is proposed. The proposed method provides an innovative technique to increase the logical masking probability considering the area overhead. In this technique, at first, using an extended Quine-McCluskey (QM) method, the sub-circuits be extracted from the main circuit; while, different implementation carried out on the extracted sub-circuits. In order to choose the best alternative among the different implementations of a sub-circuit with the lowest soft error rate, a new parameter named as Global Failure Probability (GFP) is introduced. Experimental results on some ISCAS’85 benchmarks show that, on average, a probability of circuit failure reduction of 17.75% is achieved compared to the original circuit. The average area overhead is 5.39% of the original circuit.