بهبود سرعت، مساحت و توان مصرفي جمع كننده هاي مبتني بر انتخاب رقم نقلي با استفاده از گروه بندي جديد

Enhancing Speed, Area and Power Consumption of Carry selec‎t Adders Using a New Grouping Structure

طراحي مسير داده با مساحت و توان مصرفي كم و سرعت بالا براي سيستم‌هاي محاسباتي امروزي اهميت بالايي دارد. جمع‌كننده‌ها يكي از اجزاي اساسي مسير داده سيستم‌هاي محاسباتي هستند كه از ميان آنها، جمع‌كننده مبتني بر انتخاب رقم نقلي با داشتن سرعت مناسب، سربار مساحتي نيز به سيستم محاسباتي تحميل مي‌كند. يك عامل مؤثر بر سرعت اين نوع جمع‌كننده نحوه گروه‌بندي آن با توجه به تأخير اجزاي آن است. در اين مقاله، ابتدا با بهره‌گيري از يك مالتي‌پلكسر سريع و كوچك، تأخير و مساحت مصرفي انواع معماري‌هاي موجود براي اين نوع جمع‌كننده كاهش داده مي‌شود. سپس با توجه به تجزيه و تحليل تأخير اين جمع‌كننده و وابستگي آن به نوع مالتي‌پلكسر، يك گروه‌بندي جديد براي بهينه‌سازي تأخير ارائه مي‌گردد. نتايج پياده‌سازي و آزمايش‌ها نشان مي‌دهد اعمال گروه‌بندي و تغييرات پيشنهادي در انواع معماري‌هاي موجود براي جمع‌كننده مبتني بر انتخاب رقم نقلي، منجر به كاهش مناسب تأخير عمليات جمع نسبت به بهترين گروه‌بندي موجود مي‌شود. به عنوان نمونه، مقدار كاهش تأخير جمع‌كننده 32بيتي در معماري‌هاي بررسي‌شده بيش از 33 درصد است. علاوه بر اين، ميانگين كاهش در معيار حاصل‌ضرب توان مصرفي در تأخير براي جمع‌كننده‌هاي مختلف 32 و 64بيتي استفاده‌كننده از گروه‌بندي پيشنهادي نسبت به بهترين گروه‌بندي موجود، به ترتيب برابر با 45 و 35 درصد بوده است.

Design of low-cost and high-speed datapath is very important for current computing systems. The adders are the essential parts of datapaths in computing systems. Among different types of adders, the carry select adder (CSeA) has a high speed while having the area overhead, as well. A factor influencing the speed of this adder is the incorporated grouping structure dependent to its components' delay. In this paper, at first, the delay and area of different existing CSeA architectures are reduced by utilizing a fast and small multiplexer. Then, a new grouping structure is proposed for more delay reduction based on a delay analysis. Implementation and experimental results show that applying the proposed grouping and modifications on different CSeA architectures leads to a high delay reduction in the add operation compared to the best existing grouping structure. For example, the amount of delay reduction in the investigated 32-bit CSeA architectures is more than 33%. In addition, the average reduction of power-delay-product criterion for 32-bit and 64-bit CSeAs utilizing the proposed grouping equals45% and 35%, respectively, compared to the CSeAs incorporating the current best grouping.