طراحي سلول روبشي سريع با توان استاتيكي كاهش‌يافته در تكنولوژي nm 22 CMOS

High Speed and Low Static Power Scan Cell Design in CMOS 22 nm

يكي از رايج‌ترين روش‌هاي طراحي آزمون‌پذير، طراحي به روش روبشي است كه باعث افزايش مشاهده‌پذيري و كنترل‌پذيري گره‌هاي مدار مي‌شود. در اين مقاله به ارائه سلول روبشي مي‌پردازيم كه ضمن كاهش تعداد ترانزيستورهاي مصرفي، سبب افزايش سرعت عملكرد سلول و كاهش انرژي مصرفي آن مي‌گردد. ساختار پيشنهادي اول، بهينه‌شده ساختار سلول روبشي دروازه‌دار كم‌توان است و بر مبناي حذف جريان نشتي در بخشي از مدار در مواقعي كه مورد استفاده قرار نمي‌گيرد بنا شده و به واسطه كاهش مقدار خازن پارازيتي خروجي موجب كاهش تأخير انتشار مي‌گردد. در ساختار پيشنهادي دوم كه ساختار اصلي است، سلول روبشي پيشنهادي بر مبناي كنترل وارونگر لچ مغلوب در مسير پايين‌كش طراحي شده كه با قطع مسير جريان در مواقع غير ضروري، باعث كاهش توان مصرفي استاتيكي مي‌گردد. همچنين با كاهش تعداد ترانزيستورهاي مصرفي در لچ مغلوب نسبت به ساختارهاي مشابه تأخير مدار بهبود مي‌يابد. شبيه‌سازي در تكنولوژي nm 22 CMOS و با استفاده از نرم‌افزار Hspice انجام شده است. نتايج شبيه‌سازي نشان مي‌دهد كه ساختارهاي پيشنهادي در مقايسه با ساختارهاي پيشين ضمن كاهش تأخير، از توان استاتيكي بهتري برخوردار هستند.

One of the popular methods in design for testability (DFT) is scan design which leads on increase observability and controllability in circuit nodes. In this paper, we present a scan cell design which decreases the number of transistors, improves PDP and decreases energy usage. The first proposed design is an optimized version of integrated low power gating scan cell, and the main idea of this design is reducing leakage current in the part of the circuit which is not used. Also, this design has the ability of reducing the propagation delay due to decreasing output parasitic capacitance. In the second proposed design, the scan cell is designed for controlling in pull down part of the inverter at slave latch so that static power consumption is diminished when current path is cut in unnecessary position. Simulations are carried out in 22 nm PTM technology CMOS by Hspice software. The results show that the proposed designs are superior to the previous designs considering propagation delay which is decreased, and enhanced static power consumption.