طراحي ضرب‌كننده‌هاي مميز- شناور با قابليت كار در مدهاي عادي و تحمل‌پذير اِشكال با استفاده از كاهش دقت محاسبات

Design of Floating-Point Multipliers with Normal and Fault-Tolerant Operations Using Reduced-Precision Computin

عمليات ضرب يكي از مهم ترين محاسبات مورد استفاده در انواع پردازش هاي سيگنال خصوصاً صوت و تصوير محسوب مي شود. با اين حال، ضرب كننده ها به عنوان مدارهاي ديجيتالي به خاطر وجود عوامل محيطي گوناگون مانند انواع نويزها مستعد توليد خروجي هاي نادرست هستند. در اين مقاله، روشي جديد براي طراحي ضرب كننده مميز - شناور 32 بيتي ارائه مي شود كه مي تواند با توجه به شرايط محيطي كه در آن استفاده مي شود، در دو مد كاري عادي يا تحمل پذير اشكال عمل كند. در مد تحم لپذير اشكال، با كاهش دقت محاسبات و قبول مقدار ناچيزي خطاي محاسباتي در خروجي، بخشي از مدار اوليه آزاد شده و براي فراهم كردن محاسبات افزونه به منظور تشخيص يا تصحيح خطاهاي ناشي از اشكال ها استفاده مي شود. بدين روش، دو معماري ضرب كننده با قابليت تشخيص يا تصحيح خطا پيشنهاد مي شوند كه در مد كاري تحمل پذير اشكال، داراي قابليت اطمينان مناسبي در برابر انواع اشكال هاي دائمي و گذرا هستند. نتايج پياده سازي نشان مي دهد كه در مد تحمل پذير اشكال به جاي 23 بيت مانتيس اوليه، حفظ 13 بيت براي دست يافتن به ضر بكننده با قابليت تشخيص خطا و حفظ 11 بيت براي دست يافتن به ضرب كننده با قابليت تصحيح خطا، با سربار مساحت و توان قابل قبول كه از 12 % تا 26 % خواهد بود و همچنين حفظ دقت مورد نياز براي اكثر كاربردها، مناسب است.

Multiplication is one of the important computations required for different signal processing applications especially regarding voice and image. However, the multipliers as digital circuits are susceptible to different environmental effects such as noises. In this paper, a new approach is proposed for designing a 32-bit floating-point multiplier which can operate in two operational modes, normal and fault-tolerant, dependent to the environmental conditions. In the fault-tolerant mode, by reducing the normal precision and accepting a negligible error in the output, a portion of preliminary circuit is released which is used for redundant computations in order to detect or correct errors. This way, two multiplier architectures with error detection or correction capability are proposed that have a beneficial reliability against different types of permanent and transient faults. The implementation results show that in the fault-tolerant mode, maintaining 13 bits instead of 23 bits for the mantissa will be enough to achieve an error detecting multiplier, and maintaining 11 bits will be enough to achieve an error correcting multiplier with acceptable area and power overheads (from 12% to 26%) while their precisions are enough for most applications.