ارائه معماري تلفيقي لايه هاي 3 و 4 شبكه بر روي هسته كنترل كننده اترنت و پياده سازي آن بر روي FPGA

Designing layers 3 and 4 of Network on ethernet 10100 controller core and implementation on FPGA

در خيلي از كاربردها از جمله اينترنت اشياء و همچنين بخشهاي مختلف شبكه هاي فرماندهي و كنترل ضرورت دارد كه اطلاعات در بستر شبكه منتقل گردد. در كاربردهايي كه FPGA نقش پردازنده دارد، به دليل محدوديتهاي هزينه و حجم لازم است تا لايه هاي شبكه نيز بر روي FPGA پياده شوند. همچنين چون تمامي لايه ها درون FPGA پياده ميشوند امكان رمزگذاري و... در لايه هاي مختلف شبكه وجود خواهد داشت. هدف از اين مقاله طراحي يك گره در شبكه بر اساس استاندارد IEEE802.3 است به صورتي كه قابليت پيادهسازي بر روي FPGA داشته باشد. در اين طراحي، معماري تلفيقي از سه لايه پيوند داده، شبكه و انتقال مدنظر است. به منظور افزايش سرعت و كاهش حجم مورد استفاده از LUT ، طراحي به صورت خط لوله انجام گرفته است. پروتكلهاي انتخابي در طراحي انجام شده، پروتكل IEEE802.3 براي لايه پيوند داده، پروتكل IPv4 براي لايه شبكه و پروتكل UDP براي لايه انتقال ميباشد. معماري مذكور بر روي روي تراشه XC6slx9-2 پيادهسازي گرديد. طبق نتايج به عمل آمده در عمل و سنتز نرم افزار حدود 25 درصد از حجم سلولهاي منطقي FPGA مصرف شده و سرعت كلاك برنامه 140 مگاهرتز به دست آمده است. نرخ ارسال و دريافت سيستم در حالت پايدار براي اترنت 100 ، حدود 80 مگابيت بر ثانيه و براي اترنت 10 برابر 10 مگابيت بر ثانيه به دست آمده است.

In many applications such as IOT and different parts of the command and controll networks it is essential that information is transferred via network. In applications where the FPGAs are used as processors, due to cost and size limitiation, network layers need to be implemented on FPGA. Also with implementing all layers on FPGA it is possible to encrypt each layer individually. The purpose of this paper presents designing a node in the network based on IEEE802.3 standards so that it can be implemented on FPGA. In this design architecture combination of the data link, network and transport layer is considered. In order to increase speed and reducehe number of used LUTs, the design is based on pipleline. The chosen protocol of the design are IEEE802.3 for the data link layer, IPv4 for network layer and UDP for transport layer. The architecture mentioned above was implemented on xc6slx9-2 chip. Accourding to the results obtained in practice and software synthesise, about 25 percent of the FPGA's logic cells are consumped and 140 Mhz clock speed for the program is obtained.