حذف آفست در مقايسه‌كننده تك‌طبقه با سرعت مقايسه 800 ميليون نمونه برثانيه با روش تغيير آنالوگ ولتاژ بدنه ترانزيستورهاي PMOS

Offset Cancellation in a 800MS/s Single-Stage Comparator by Analog Trimming on the Body Voltage of PMOS Devices

دراين مقاله، ساختار متداول مقايسه‌كننده‌هاي تك‌طبقه به‌گونه‌اي اصلاح شده است كه آفست ترانزيستورهاي ورودي بدون استفاده از آپ‌امپ كمكي بهره‌بالا، با دقت بسيار خوبي جبران مي‌شود. تغيير از فاز پيش-تقويت به فاز لچ، با دستور سيگنال‌هاي آنالوگ با دامنه كوچك، از طريق بدنه ترانزيستورهاي PMOS در مسير حلقه فيدبك مثبت و منفي ميسر مي‌شود؛ درنتيجه، تعداد سيگنال‌هاي ديجيتال كه براي كنترل عملكرد مقايسه‌كننده به بخش آنالوگ منتقل مي‌شوند، كاهش يافته و اثرات تزويجي سيگنال‌هاي ديجيتال در بخش آنالوگ لي‌اوت بهبود مي‌يابد. مدار جديدي براي افزايش قدرت درايو مقايسه‌كننده (تا چهار برابر معمول) ارائه شده است كه با جبران بخش بزرگي از خازن مزاحم طبقات بعدي، امكان مقايسه در سرعت‌هاي بالاتر را نيز فراهم مي‌كند. شبيه‌سازي‌هاي پس از لي‌اوت در شرايط سخت نشان مي‌دهد كه مقايسه‌كننده پيشنهادي مي‌تواند اختلاف ولتاژ 1.5 ميلي‌ولت را در تمام گوشه‌هاي پروسه و با حضور ولتاژ آفست ورودي 15 ميلي‌ولت، در سرعت نمونه‌برداري 800 ميليون نمونه‌برثانيه، به‌درستي تشخيص دهد. آناليز مونت‌كارلو در 100 تكرار مختلف، با انتخاب تصادفي ولتاژ آفست ورودي از توزيع گاوسين با مقدار 25 ميلي ولت در 3σ نشان مي‌دهد كه انحراف معيار آفست ارجاع‌شده به ورودي به 150 ميكروولت كاهش مي‌يابد. كل توان‌مصرفي مقايسه‌كننده پيشنهادي 550 ميكرووات در سرعت نمونه‌برداري 800 ميليون نمونه برثانيه است. نتايج شبيه‌سازي پس از لي‌اوت با استفاده از نرم‌افزار HSPICE و براساس نسخه BSIM3v3 در مدل‌سازي ترانزيستورهاي پروسه 0.18 ميكرون ارائه شده‌اند.

A novel methodology is proposed for offset cancellation in single-stage latched comparators at high comparison speeds. In contrast to the regular methods, high-gain op-amp is not required and the loop accuracy is enhanced by small variations on the body voltages of PMOS devices. Hence, the number of digital signals which are transferred to the analog section are reduced and digital coupling effects are considerably improved. A novel read-out circuit is also proposed which compensates the parasitic capacitance of the next cell and quadruples the fan-out of the comparator, consequently. Worst-Case simulation results confirms that the proposed comparator can detect 1.5mVolts input difference, at all process corners, in presence of 15mVolts input offset voltage, at 800MS/s comparison rate. The Monte-Carlo analysis for 100 iterations on input offset voltages shows that input referred offset would be improved to 150μV while was 25mVolts at 3σ before the correction. Power consumption is 0.55mW at 800MS/s comparison speed. Post-Layout simulation results are presented using the BSIM3v3 model of a 0.18μm CMOS technology.