استخراج روابط ميان پارامترهاي مداري به كمك الگوريتم ژنتيك چند هدفه براي طراحي تقويت كننده هاي عملياتي مجتمع با جبرانسازي غيرخطي

Extraction of circuit parameters using multi-objective genetic algorithm for design of non-linearly compensated operational amplifiers

در اين مقاله يك تقويت كننده عملياتي دوطبقه با تكنيك بافر جريان سري با خازن ميلر براي كاربردهايي با پهناي باند چند صد مگاهرتز طراحي و بهينه سازي شده است. در اينجا براي كاهش سطح سيليكون اشغالي، خازن جبرانسازي را با خازن ترانزيستوري جايگزين كرده‌ايم. براي برطرف كردن مشكلات بكارگيري خازن ترانزيستوري از الگوريتم بهينه‌سازي استفاده شده است و همچنين با استفاده از روش پيشنهادي رابطه‌ تحليلي از جواب‌هاي بهينه شده استخراج نموده‌ايم. روابط بدست آمده نشان مي‌دهد كه در بهترين حالت چه مصالحه‌اي بين حاشيه فاز، توان مصرفي و پهناي باند بهره-واحد وجود دارد. با توجه به امكانات موجود در تراشه، اين روابط به طراح كمك مي‌كند بهينه‌ترين طراحي را براي تقويت كننده عملياتي داشته باشد. تقويت كننده دوطبقه طراحي شده به روش جبران سازي ميلر با بافر جريان و با تكنولوژي 0.18 ميكرومتر طراحي شده است. اين تقويت كننده داراي بار خازني به اندازه 1 پيكوفاراد مي باشد، بهره‌اي فركانس پايين آن بيش از 70 دسي بل، پهناي باند بهره-واحد 680 مگاهرتز، حاشيه فاز 65 درجه و آهنگ‌گردش آن350 V/µs است. اين درحالي است كه اندازه توان مصرفي برابر با 900 ميكرو وات و ولتاژ تغذيه 1/8 ولت مي باشد. با استفاده از اين روش بهبود 34 درصد در پهناي باند حاصل شده است و همچنين اندازه خازن جبران سازي را مي توان تقريبا به يك سوم كاهش داد.

In this paper, a CMOS operational amplifier (op-amp) for applications requiring a bandwidth several hundreds of MHz will be designed and optimized. The op-amp is two-stage and compensated by current buffer and a Miller capacitor. In order to reduce the occupied silicon area, the compensation capacitor has been replaced with a capacitance transistor (MOSCAP). The most important issue in designing compensation networks for amplifiers and particularly operational amplifiers is the calculation and selection of the optimal size for the circuit elements. After selecting op-amps designated by the user, the size of the circuit elements including transistors of the op-amps, along with the size of MOSCAPs, is determined by optimization algorithm, and the bandwidth, DC gain, power consumption and chip area will be optimized with this algorithm. Using the proposed technique, analytical relationship from the optimized solutions can be obtained. The obtained relationship indicates what is the best trade-off between phase margin, power and unity gain bandwidth which helps to achieve the desirable properties .A two-stage amplifier based on CBMC techniques has been designed by a commercial 0.18-µm CMOS process. When driving a 1-pF capacitive load, the CBMC amplifier acheives over 70-dB dc gain, 680-MHz gain-bandwidth product (GBW), 65o phase margin, and 350-V/µs average slew rate, while it consumes only 900-µW at a 1.8-V supply. Nearly 34% improvement in bandwidth is obtained while the compensation capacitor size can be reduced to 1/3 of its original size.