بررسي عملكرد مالتي‌پلكسر سه ارزشي مبتني بر ترانزيستورهاي اثر ميدان نانولوله كربني

Performance Evaluation of a Carbon Nanotube FET-based Ternary Multiplexer

با توجه به كاهش مقياس قطعات نيمه‌هادي و مدارات مجتمع تا ميزان محدوده نانومتر، صنعت نيمه‌هادي با چالش‌هاي زيادي روبرو خواهد بود. ترانزيستورهاي مبتني بر نانولوله‌هاي كربني به‌دليل ابعاد بسيار كم، سرعت بالا و مصرف كم‌توان و همچنين به‌خاطر مشابه‌بودن عملكردشان با CMOS توجه طراحان مدارهاي منطقي و سيستم ديجيتالي را جلب كرده‌اند. استفاده از منطق چند-ارزشي (MVL) به‌دليل كاهش عمليات رياضي، موجب كاهش سطح تراشه و كاهش توان مصرفي در مقايسه با منطق دو ارزشي مي‌شود. در اين مقاله يك طراحي جديد از مالتي‌پلكسر با منطق سه‌ارزشي مبتني‌بر ترانزيستورهاي اثر ميدان نانولوله كربني (CNTFET) ارائه شده است. در نهايت، يك مقايسه از لحاظ توان و عملكرد مالتي‌پلكسر سه‌ارزشي CNTFET در برابر مالتي‌پلكسر سه‌ارزشي خانواده CMOS كه طراحي آن نيز در اين مقاله انجام شده، ارائه شده است. در ادامه نتايج شبيه‌سازي كه با بهره‌گيري از نرم‌افزار HSPICE در تكنولوژي 32 نانومتر به‌دست آمده ارائه گرديده است. نتايج شبيه‌سازي بهبود 60% تا 65% در مقدار تأخير، %96.4 تا 98% در مقدار توان مصرفي و تقريباً 99% در مقدار انرژي مصرفي مدار مالتي‌پلكسر سه ارزشي مبتني‌بر CNTFET را نسبت به مدار مشابه مبتني بر CMOS پيشنهادي نشان مي‌دهد. همچنين PDP به‌ميزان 99% بهبود مي‌يابد.

Due to shrinking semiconductor device and integrated circuit dimensions into nanometer regime, semiconductor industry is facing challenging problems. Transistors based on carbon nanotubes have attracted attention among logic circuit and digital system designers due to their low dimensions, high speed, low power consumption and similarity of their performance with CMOS transistors. Using Multiple Valued Logic (MVL) causes reduction in both chip area and power consumption in comparison with binary logic due to less mathematical functions. In this paper, we proposed a novel design for a multiplexer with ternaty logic using Carbon Nanotube Field Effect Transistors (CNTFETs). Eventually a comparison has been made between power and performance of this CNTFET based ternary multiplexer and its ternary counterpart in CMOS which is designed in this paper. In continue, the simulation results are presented in 32 nm technology node using HSPICE. The obtained results show between 60% to 65% improvement in latency, between 96.4% to 98% improvement in power consumption and 99% improvement in enery consumption of ternary multiplexer based on CNTFET in respect to its counterpart in CMOS. Moreover, Power Delay Product (PDP) is improved by 99%.