طراحي و شبيه سازي يك واحد حساب و منطق 64×64 بيتي با سرعت كلاك 2 گيگا هرتز در تكنولوژي 130 نانومتر

Design and Simulation of a 2GHz, 64×64 bit Arithmetic Logic Unit in 130nm CMOS Technology

در اين مقاله هدف طراحي يك واحد حساب و منطق 64×64 بيتي با توان، تأخير پايين و سرعت بالا مي باشد. واحد حساب و منطق عمليات محاسباتي نظير جمع و ضرب را انجام مي دهد. جمع كننده ها نقش مهمي در واحد حساب و منطق دارند. براي طراحي جمع كننده، از تركيب جمع كننده هاي انتخاب كننده ي نقلي و جمع كننده پيش بيني كننده نقلي و همچنين از مدار "جمع كننده با يك" براي دستيابي به سرعت بالا و سخت افزار كم استفاده شده است. در طراحي ضرب كننده از الگوريتم بوث و از ساختار والاس استفاده شده است. ضرب كننده ارائه شده بر اساس تكنيك خط لوله مي باشد. در ساختار والاس از كمپرسورها براي فشرده سازي حاصلضرب هاي جزئي استفاده شده است. استفاده از الگوريتم بوث براي توليد حاصلضرب هاي جزئي، منجر به بهبود سرعت ضرب كننده شده است. تأخير و توان مصرفي بدست آمده براي جمع كننده 64 بيتي در ولتاژ تغذيه 3.1 ولت و فركانس 2 گيگا هرتز به ترتيب برابر 112 پيكو ثانيه و 12 ميلي وات و براي ضرب كننده، تأخير برابر با 291 پيكوثانيه و توان 950 ميلي وات مي باشد. ساختارهاي ارائه شده با استفاده از تكنولوژي CMOS 130nm پياده سازي شده اند.

The purpose of this paper is to design a 64×64 bit low power, low delay and high speed Arithmetic Logic Unit (ALU). Arithmetic Logic Unit performs arithmetic operation like addition, multiplication. Adders play important role in ALU. For designing adder, the combination of carry lookahead adder and carry select adder, also add-one circuit have been used to achieve high speed and low area. In multiplier design, Booth algorithm and Wallace tree structure have been used. The proposed multiplier is based on Pipeline technique. In Wallace structure, compressors are used for partial product accumulation. By use of booth algorithm to generate partial product, speed of pipeline multiplier has been improved. Achieved delay and power consumption for 64 bit adder under supply voltage of 1.3V and 2GHz frequency are 112ps and 12mw, respectively and for multiplier, delay and power consumption are 291ps and 950mw. The presented structures have been implemented in TSMC 130nm CMOS technology