طراحي مدار بيشينه ياب حوزه زمان CMOS تمام مقياس ، مناسب براي ولتاژهاي تغذيه بسيار پايين

A Low Voltage, Time-Domain, Full Range, CMOS Winner-Take-All Circuit

در اين مقاله يك مدار بيشينه ياب CMOS تمام مقياس مبتني بر مقايسه در حوزه زمان ارايه شده است كه مي تواند تا ولتاژهاي تغذيه پايين كارآيي مناسبي از خود نشان دهد. براي به كارگيري حوزه زمان در مقايسه بين چند سيگنال آنالوگ ورودي در مدار بيشينه ياب پيشنهادي، از زنجيره اي از المان هاي تاخير خطي با ورودي تمام مقياس استفاده شده است استفاده از المان تاخير خطي تمام مقياس، علاوه بر افزايش محدوده ورودي مدار، دقت مقايسه بين ورودي ها را نيز افزايش داده است. علاوه بر اين، ساختار آشكارساز فاز مورد استفاده در مدار پيشنهادي نيز به گونه اي اصلاح شده است كه در مقايسه با ساختارهاي قبلي از تعداد كمتري ترانزيستور استفاده مي كند كه اين كار علاوه بر كاهش سطح سيليكان مدار، باعث كاهش خازنهاي پارازيتيك مي گردد كه در نتيجه آن كاهش توان مصرفي مدار و افزايش سرعت آن را به دنبال دارد. اين مدار در تكنولوژي 180 نانومتر CMOS طراحي و شبيه سازي شده است كه نتايج شبيه سازي نشان مي دهد در ولتاژ تغذيه يك ولت و سرعت كلاك 10 مگاهرتز توان مصرفي براي حالت 3 ورودي برابر با 72 ميكرو وات مي باشد كه معيار شايستگي 2.4 ميكرو وات بر مگاهرتز و صحت 99.98 درصد را نشان مي دهد كه بهبود قابل ملاحظه اي را نسبت به نمونه هاي مشابه نشان مي دهد. همچنين نتايج شبيه سازي نشان مي دهد كه مدار پيشنهادي قابليت عملكرد مناسب تا ولتاژ تغذيه 0.38 ولت را دارد

In this paper a rail-to-rail time-domain CMOS winner take all (WTA) circuit is proposed. To convert the analog voltage to a delay time a voltage controlled delay line is employed. In order to implement a full range time domain winner take all, a linear rail-to-rail delay element is employed. A positive feedback loop is utilized to reduce the decision time. Employing a linear rail-to-rail delay element, improves the precision and dynamic range of the entire winner take all circuit. In addition, the proposed circuit is employed a new phase detector to reduce transistors have been utilized in the circuit and decrease the parasitic elements of VCDLs. As a result the proposed circuit is designed to operate in subthreshold region to 0.3V. Based on the proposed structure, a 3-input WTA circuit has been designed and simulated in a 0.18um CMOS technology with a 1V supply voltage. The simulated results confirm that the power consumption of the presented winner take all circuit is 0.72uW at 10MHz clock frequency.The simulation results show the Figure of Merit of 2.4uW/MHz and 99.98% precision and the circuit operates to 0.38V supply voltage.