مبدل افزاينده ولتاژ سوئيچ خازني تمام مجتمع اينترليو دو سلولي براي كاربرد سيستم هاي بدون باتري كاشت پزشكي

Fully-Integrated Two-Cell Interleaved Switched-Capacitor Step-up Voltage Converter For Battery-less Implantable Systems

يك مبدل افزاينده ولتاژ سوييچ خازني تمام مجتمع ولتاژ پايين خود راه انداز بدون باتري پيشنهاد شده است كه بتواند تحت ولتاژ زير آستانه عمل كند. براي اين منظور يك پمپ بار دوشاخه با ساختار مداري دو برابر كننده ولتاژ زوج متقاطع طراحي شده است. براي عملكرد مناسب، مدار مولد كلاك ناهمفاز طراحي شده كه بتواند با همان ولتاژ تغذيه مدار كار كند. تكنيك باياس بدنه به ترانزيستورهاي مدار اعمال شده است تا مدار بتواند تحت ولتاژهاي زير آستانه عمل كند. تكنيك رگولاسيون اينترليو پيشنهادي به بهبود ريپل ولتاژ و جريان خروجي مدار و همچنين رگولاسيون بار و پاسخ گذراي مدار كمك مي كند. مدار پمپ بار اينترليو دو سلولي چهار طبقه ارايه شده تحت ولتاژ تغذيه 300 و 400 ميلي ولت، ولتاژ خروجي 1.43 و 1.95 ولت را به ترتيب با بازده پمپينگ 96.3% و 97.2% و بازده توان پمپ بار 93.3% و 95.1% ارايه مي دهد. نتايج پس از جانمايي مدار در تكنولوژي 0.18 ميكرومتر CMOS و فركانس سوييچينگ 20 مگاهرتز زمان صعود 24 ميكرو ثانيه و ريپل خروجي 0.24% را تحت خازن بار 1 پيكو فاراد نشان مي دهد. سطح تراشه اي مدار پيشنهادي 0.012 ميلي متر مربع است، در حالي كه پمپ بار 21.4 نانو وات توان مصرف مي كند

A fully-integrated self-start-up low-voltage battery-less switched-capacitor step-up voltage converter is proposed that can operate in sub-threshold voltages. For this purpose, a two-branch charge pump is designed with cross-coupled voltage doubler structure. For proper operation, an anti-phase clock generator circuit is designed to operate at the same supply voltage. Body biasing technique is applied to the MOSFET transistors so that the circuit can operate in sub-threshold voltages. The proposed interleaved regulation technique improve the output voltage and current ripple, as well as the load regulation and transient response. The four-stage two-cell interleave charge pump circuit provide the output voltage of 1.43 and 1.95V under 300 and 400mV supply voltage with the pumping efficiency of 96.3% and 97.2%, and CP power efficiency of 93.3% and 95.1%, respectively. Post-layout simulation in 0.18µm CMOS technology shows a 24µs ramp-up time and 0.24% output voltage ripple at 20MHz switching frequency and 1pF load capacitance. The chip area of the proposed circuit is 0.012mm2 while the CP consuming only 21.4nW.