الگوريتم جديد ضرب ديجيتال با سرعت بالا بدون خط‌لوله با قابليت بسط آسان

A New High Speed Easily Expandable Digital Multiplication Algorithm without Pipeline

در اين مقاله يك الگوريتم جديد براي ضرب‌كننده ديجيتال بدون علامت با مشخصات سرعت بالا و توان مصرفي كم بدون خط لوله كه به آساني براي تعداد بيت‌هاي بيشتر نيز بسط مي‌يابد پيشنهاد شده است. بلوك‌هاي اين ضرب‌كننده به صورت موازي كار مي‌كنند و اين عملكرد موجب افزايش چشم‌گير سرعت رب‌كننده خواهد شد. در اين الگوريتم، بيت‌هاي ورودي به دسته‌هاي كوچك‌تري تقسيم‌بندي مي‌شوند كه ضرب اين دسته‌ها به صورت موازي و هم‌زمان انجام خواهند گرفت. اين تقسيم‌بندي تا رسيدن به كمترين تعداد بيت ورودي يعني 2×2 ادامه مي‌يابد. در محاسبه حاصل‌ضرب هر يك از دسته‌ها، از الگوريتم پيشنهادي استفاده گرديده كه منجر به تسريع حاصل‌ضرب هر دسته شده است و نتيجه نهايي از حاصل‌جمع اين دسته‌هاي كوچك‌تر به دست خواهد آمد. براي جمع‌كردن دسته‌هاي كوچك‌تر از جمع‌كننده‌هاي درختي اصلاح‌شده كه بتواند منجر به افزايش سرعت ضرب شود استفاده گرديده است. ضرب‌كننده‌هايي با طول بيت‌هاي ورودي 2، 4، 8، 16، 32 و 64 با استفاده از الگوريتم پيشنهادي در فناوري 180 نانومتر و 90 نانومتر پياده‌سازي شده‌اند كه براي طول بيت ورودي 32 بيت در فناوري 180 نانومتر، تأخير 3/05 نانوثانيه و مصرف توان 40 ميلي‌وات و در فناوري 90 نانومتر، تأخير 1/53 نانوثانيه و مصرف توان 9/7 ميلي‌وات مي‌باشد. همچنين با استفاده از روش پيشنهادي تخمين زده مي‌شود كه تأخير ضرب‌كننده 128×128 در فناوري 180 و 90 نانومتر به ترتيب برابر با 4/5 نانوثانيه و 2/5 نانوثانيه شود. با توجه به نتايج و در مقايسه با ساير كارهاي گزارش‌شده در مقالات و در پروسس يكسان، بدون افزايش توان مصرفي و با مساحت سيليكون 1/5 برابر، سرعت ضرب‌كننده پيشنهادي بيش از 2 برابر افزايش يافته است.

This paper proposes a new high speed low power algorithm for unsigned digital multiplier without pipeline which could be easily expanded to a wider number of bits. The blocks of multiplier works in parallel which significantly increase the speed of multiplier. In proposed algorithm, the input bits of multiplier, are divided into smaller groups of bits which multiplication of these groups are in parallel and simultaneously. This division continues until the minimum number of input bits which is 2×2. In calculating the product of each category, the proposed algorithm is used, which leads to acceleration of the product of each category.The final result will be obtained from the sum of these smaller categories.Modified tree adder have been used to add smaller groups, which can increase the multiplication speed. Multipliers with input bit lengths of 64, 32, 16, 8, 4, and 2 have been implemented using the proposed algorithm in 180 nm and 90 nm technology, which its delay and power consumption with bit length of 32 in 180 nm are 3.05 ns and 40 mW respectively. In 90 nm technology and with the 32 bit length the delay is 1.53 nm and power consumption is 9.7 mW. Also, using the proposed method, it is estimated that the delay of 128×128 bits multiplier in the 180 nm and 90 nm technology are equal to 5.4ns and 2.5ns, respectively. According to the results and in comparison with other works reported in the articles and in the same process, without increasing the power consumption and with a silicon area of 1.5 times, the proposed multiplication speed has increased more than 2 times.