پياده‌سازي مدارهاي ديجيتال روي تراشه‌هاي سه‌بعدي با استفاده از الگوريتم تبريد شبيه‌سازي‌شده

SA-based Approach to Implement Digital Systems on 3D Integrated Circuits

تراشه‌هاي سه‌بعدي در سال‌هاي اخير به‌منزلۀ يك راه‌حل براي مجتمع‌سازي مدارهاي الكترونيكي ديجيتال با اندازة بسيار بزرگ مطرح شده‌اند. در اين تراشه‌ها چند لاية سيليكوني روي هم قرار مي‌گيرند كه با يك واسط عايق از هم تفكيك شده‌اند. ارتباط بين لايه‌ها با اتصالات ويژه‌اي به نام TSV انجام مي‌شود. اندازة TSVها بسيار بزرگ‌تر از اندازة‌ گيت‌هاي منطقي است و همچنين، ساختن اين نوع اتصالات بسيار پرهزينه است؛ بنابراين، ساختن تراشه‌هاي سه‌بعدي با شمار TSV كمتر، يكي از اهداف مهم در طراحي اين تراشه‌هاست. پياده‌سازي مدارهاي منطقي ديجيتال روي تراشه‌هاي سه‌بعدي در سه مرحلة كلي انجام مي‌شود؛ بخش‌بندي، جانشاني و مسيردهي. در اين مقاله مرحلة بخش‌بندي و جانشاني با استفاده از الگوريتم فراابتكاري تبريد شبيه‌سازي‌شده يا SA انجام مي‌شود كه هدف اصلي اين دو مرحله، كاهش تعداد TSVها و طول سيم به‌كاررفته در جانشاني بلوك‌هاي منطقي است. در اين مقاله، يك نسخة بهبوديافته از الگوريتم مسيرياب توسعه داده شده است كه به‌صورت كارا سيم‌بندي لازم براي اتصال ماجول‌ها را ايجاد مي‌كند. نتايج شبيه‌سازي مدارهاي معيار MCNC نشان مي‌دهند روند طراحي ارائه‌شده نسبت به روش‌هاي پيشين، بسيار كاراتر است. در روش بخش‌بندي ارائه‌شده نسبت به روش FSA، TSVها به اندازة 6/15درصد و زمان اجرا به ميزان 27/79 درصد كاهش يافته‌اند. همچنين، در مقايسه با الگوريتم بخش‌بندي hMetis، به اندازة 9/78 درصد كاهش در تعداد TSV ايجاد شده است. اين ميزان بهبود در حالي است كه الگوريتم پيشنهادي به ميزان 31/73 درصد سريع‌تر عمل مي‌كند.

The 3D integrated circuit is emerged as a promising solution to integrate very large-scale circuits on electronics chips. In such chips, several layers of silicon substrates are stacked which are separated by insulator interfaces. Interconnection between two layers is realized using Through Silicon Via (TSV). Fabrication of TSVs is challenging due to their large size and complex process. Consequently, the number of TSVs should be minimized in the circuit’s implementation. The 3D implementation consists of three main steps: Partitioning, Placement, and Routing. In this paper, the first two steps are accomplished using the Simulated Annealing-based optimization approach wherein minimization of the number of TSVs and total wire length are considered the main objectives. In this paper, an improved version of the pathfinder method has been developed which would efficiently generate the necessary interconnections among circuit modules. The results of simulations on MCNC benchmark circuits show that the proposed method outperforms the previous state-of-the-art methods in all aspects. In comparison with FSA, the number of TSVs is reduced by 6.15%, and the algorithm’s runtime is decreased by 27.79%. Moreover, in comparison with the hMETIS method, the number of TSVs is reduced by 9.78%, and the algorithm’s runtime is decreased by 31.73% .