ارائه يك نقاب گذاري بهينه براي پياده سازي بدون تأخير زماني جعبه جانشاني AES

يكي از روش هاي معمول براي مقابله با حملات كانال جانبي، روش نقاب گذاري است. ارائه يك روش نقاب گذاري امن و كارا براي پياده سازي سخت افزاري الگوريتم هاي رمزنگاري به خاطر وجود گليچ و تأثير آن بر نشت اطلاعات، از موضوعات مهم در حوزه رمزنگاري كاربردي است كه طي ساليان اخير توجهات بسياري را به خود جلب كرده است. يكي از اين روش هاي ارائه شده كه با فرض رخ دادن گليچ ايمن است، روش پياده سازي آستانه است كه براساس آن، روش هاي متنوعي براي نقاب گذاري پياده سازي الگوريتم هاي رمزنگاري در سخت افزار ارائه شده است. طرح DOM يكي از روش هاي نقاب گذاري بر اساس طرح آستانه است كه تا كنون براي پياده سازي الگوريتم هاي رمزنگاري گوناگوني نظير AES ،ارائه شده است. تأخير زماني زياد، يكي از چالش هايي است كه در اين پياده سازي وجود دارد. با توجه به اهميت تأخير زماني در برخي كاربردهاي عملي، اخيراً محققين راهكارهايي را به منظور كاهش تأخير زماني و تعداد بيت هاي تصادفي مورد نياز براي نقاب گذاري به روش DOM در پياده سازي جعبه جانشاني AES ارائه كرده اند كه مبتني بر حذف مرحله فشرده سازي است كه علي رغم كاهش تأخير زماني و تعداد بيت هاي تصادفي مورد نياز منجر به افزايش مساحت جعبه جانشاني و همچنين افزايش تعداد سهم هاي خروجي مي شود. هدف از ارائه اين مقاله، بهبود طرح هاي پيشين براي پياده سازي امن و بدون تأخير زماني جعبه جانشاني AES براساس طرح DOM است به گونه اي كه ضمن حفظ ويژگي تأخير زماني صفر سيكل، مساحت مورد نياز و همچنين تعداد سهم هاي خروجي براي پياده سازي كاهش پيدا مي كند. نتايج به دست آمده، نشان مي دهد كه درطرح پيشنهادي تعداد سهم هاي خروجي ۵۰ درصد كاهش پيدا كرده است. همچنين طرح پيشنهادي در اين مقاله در بسترهاي ASIC و FPGA پياده سازي شده است. مساحت پياده سازي ASIC با استفاده از كتابخانه   Nangate 45nm بيش از ۴۶ درصد نسبت به كارهاي پيشين كاهش يافته است. علاوه بر اين نتايج پياده سازي FPGA با استفاده از دستگاه 5-Virtex Xilinx نشان مي دهد كه تعداد LUTها نيز ۳۹ درصد كاهش پيدا مي كند.