مروري بر تحمل پذيري خطاي آنلاين براي بلوك هاي منطق FPGA

اخيرا بيشتر سيستم هاي محاسباتي انطباقي از سخت افزار قابل پيكربندي مجدد به فرم آرايه هاي گيت قابل برنامه نويسي فيلدي (FPGA) استفاده مي كنند. براي اين كه اين سيستم ها در محيط هاي خشن جاي ميدان دادن داشته باشند در جايي كه دسترس پذيري و قابليت اعتماد بالا يك الزام هستند، برنامه هاي در حال اجرا روي FPGA ها بايد از نظر سخت افزاري متحمل نقص باشند چون اين در طول عمر سيستم ممكن است رخ دهد. در اين مقاله  ما تكنيك هاي تحمل نقص جديد براي بلوك هاي منطق FPGA ارائه مي كنيم، كه بصورت بخشي از رويكرد نواحي خود تست گردان (STAR) براي تست و تشخيص، و پيكربندي آنلاين توسعه داده مي شوند (ما تحمل بالاي 100 نقص منطقي را از طريق پياده سازي واقعي روي يك FPGA شامل يك آرايه20 در 20 از بلوك هاي منطق است). يك ويژگي كليدي استفاده دوباره از بلوك هاي منطق ناقص براي افزايش تعداد زاپاس هاي موثر و بسط طول ماموريت مي باشد. براي افزايش تحمل نقص، نه تنها از بخش هاي غير خطادار معيوب يا بلوك هاي منطق با خطاي جزئي استفاده مي كنيم بلكه از بخش هاي خطادار بلوك هاي منطق معيوب در مد هاي غير خطا دار استفاده مي كنيم. با استفاده و كاربرد دوباره از منابع خطادار، رويكرد چند سطحي ما تعداد نقص هاي قابل تحمل را فراتر از تعداد منابع منطق زاپاس موجود مي برد. بر خلاف خيلي از متدهاي سطري، ستوني، تكه اي، رويكرد چند سطحي ما مي تواند خطاهايي كه به صورت برابر روي مساحت منطق توزيع شده تحمل كند، هم اينكه نقص ها در همان مساحت محلي را خوشه بندي مي كند. در ضمن، عمليات سيستم به ازاي تشخيص نقص يا به ازاي پيكربندي هاي گذر دهنده-نقص محاسباتي دچار وقفه نمي شوند. تكنيك هاي تحمل خطاي ما با استفاده از FPGA سري هاي ORAC2 پياده شده كه پيكربندي مدد زمان اجراي پوياي افزايشي را مشخص مي كند.