ارايه يك مدار جديد قفل‌كننده D حالت جريان فوق سريع با CMOS سيليكاني

Design of an Ultra High-Speed CMOS D-Latch

در اين مقاله به بررسي قفل‌كننده D منطق حالت جريان و نيز بهبود سرعت و عمل‌كرد آن پرداخته شده است. ساختار اوليه مدارهاي قفل‌كننده D حالت جرياني، بارها دست‌خوش تغييرات شده است. سرعت و توان مصرفي دو هدف اصلي در طراحي اين‌گونه مدارها محسوب مي‌شود. در اين كار دو ايده اصلي مطرح شده است، استفاده از بار فعال در مدار نگاه‌دارنده و استفاده از خازن ترانزيستوري در كوپلاژ ورودي و حذف اثرات فركانس پايين. سلف فعال در خروجي، با حذف اثرات خازني پاسخ مدار را بسيار سريع‌تر كرده و در نتيجه زمان‌هاي صعود و نزول بسيار كاهش يافته‌اند. تكنولوژي استفاده شده 90nm Mixed-Signal SALICIDE (1P9M) و ولتاژ تغذيه مدار V 1 مي‌باشد. در اين شرايط با شبيه‌سازي‌هاي انجام شده مشخصه‌هاي مداري از قبيل تاخير ps 11/1، زمان صعود ps 64/3 و زمان نزول ps 57/3 در فركانس پالس ساعت GHz 10 با خروجي تفاضلي با V 464/0 نوسان قله به قله به دست آمده‌اند. توان ايستاي مصرفي مدار حالت جرياني قفل‌كننده D تفاضلي ?W 200 مي‌باشد. فركانس كاري مدار قفل‌كننده D مي‌تواند تا فركانس‌هاي بالاتر از GHz 40 با جيتر زماني قله به قله كمتر از f 400 بالا برود. اين خصوصيات مدار ارايه شده را براي كاربردهاي با فركانس كاري بسيار بالا، در حد چند ده گيگاهرتز، كارآمد كرده است.

In this paper, a current mode D-latch and improvement of its speed and performance are investigated. The primary structure of current mode D-latches was altered frequently. Speed and power consumption are the main two factors in designing such circuits. In this work, two ideas are investigated, using an active inductance load in the holding section and utilizing transistor capacitor for coupling the input and eliminating low frequency effects. The active inductor at the output cancels capacitance effects and thus speeds up the response. Accordingly, rise and fall times are reduced significantly. The circuit is implemented by means of 90-nm CMOS transistors and the supply voltage is 1 V. Based on simulation results, in the squared pulse frequency of 10 GHz the delay is 1.11 ps, rise times 3.64 ps, and fall time 3.57 ps. The peak-to-peak differential output sweep voltage is 0.464 V. The static power dissipation of the circuit is 200 µW. Simulation results show that the input signals with up to 40 GHz frequency can be applied to the new presented latch in the cost of only 400 fs peak-to-peak jitter. These characteristics made the circuit suitable for the ultra-high speed communications.