بررسي ضرايب بهينه براي بهره خط تاخير در حلقه قفل شده تاخير جهت اكتساب زمان نشست كم

Study of the Optimal Coefficients for the Gain of Delay Line in DLL for Obtaining Low Settling Time

يكي از چالش هاي مهم در طراحي ضرب كننده هاي فركانسي براساس حلقه قفل شده تاخير، كم كردن زمان قفل شدن يا زمان نشست مدار است. در همين راستا در اين مقاله يك ساختار متداول براي حلقه قفل شده تاخير در نظر گرفته مي شود كه در آن تعداد سلولهاي تاخير موجود در مسير مستقيم سيگنال مشخص است. در ادامه با استفاده از الگوريتم بهينه سازي ژنتيك، حلقه قفل شده تاخير طراحي شده مورد بررسي و پردازش قرار مي گيرد. الگوريتم ژنتيك ضرايب بهره ولتاژ به فاز سلولهاي تاخير را تغيير مي دهد و حالتي را مشخص مي كند كه در آن زمان نشست كل سيستم كمترين مقدار ممكن (بهينه ترين حالت) مي باشد. اگر چه در ساختار متداول حلقه قفل شده تاخير، سلولهاي تاخير يكسان هستند ولي در ساختار موردنظر با زمان نشست حداقل، ميزان تاخير هر سلول مي تواند با سلولهاي تاخير ديگر متفاوت باشد. در حقيقت تغيير ضريب بهره هر سلول تاخير منتهي به تغيير مقدار تاخير آن سلول نسبت به ساير سلولها مي گردد. در همين راستا شبيه سازي كامپيوتري نيز براي اثبات مزاياي اين طرح جديد، در حالتي كه مسير سيگنال داراي 8 سلول تاخير و فركانس ورودي 100 مگا هرتز است، به ازاي ضرايب مختلف بهره خط تاخير انجام گرفته است. نتايج شبيه سازي نشان مي دهد زمان قفل شدن حلقه قفل شده تاخير به روش پيشنهاد شده، حدود 58/0 ميكرو ثانيه و معادل با 58 سيكل كلاك ورودي مي باشد.

Reducing the locking time or settling time is one of the major challenges in the design of Delay Locked Loop (DLL) based frequency synthesizer. In this paper a common structure for DLL based frequency synthesizer is considered in which the number of delay cells in the direct path is specified. Then, the designed delay locked loop is optimized using genetic algorithm (GA). GA changes the phase-voltage gain coefficients of the delay cells for achieving the best locking (settling) time. Typical DLL with a reference frequency of 100 MHz and 8 delay cells is studied. Simulation results is shown the proposed structure is locked in 0.58 mu.