بررسي رويكردهاي بهينه در سنتز و كاربرد مدارهاي منطقي برگشت پذير آدياباتيك در طراحي امن

Investigating optimal approaches in the synthesis and application of adiabatic reversible logic circuits in safe design

طراحان سخت افزار براي توليد تراشه هاي مجتمع امن و مقرون به صرفه مثل كارتهاي هوشمند بايد اندازه، امنيت و مصرف انرژي را در نظر بگيرند. براي طراحي ساختارهاي هاي امنيت محور موفق، سخت افزار بايد حاوي مكانيسم هاي حفاظت داخلي باشد كه با جلوگيري از حملات جانبي به كانال مانند حمله DPA، مكمل و پوششي براي الگوريتم هاي رمزنگاري همچون ASE، Triple DES و Triple data باشند. رويكردهاي مختلفي براي كاهش حملات DPA و امنيت مدارها تا كنون ارائه شده اند كه در ادامه بطور خلاصه معرفي ميشوند. در اين مقاله، اصول ساخت، سنتز و كاربرد مدارهاي منطقي آدياباتيك و برگشت پذير براي كاربردهاي امنيتي بررسي مي شوند. ابتدا، يك اثبات رياضياتي را مطرح ميكنيم تا نشان دهيم منطق برگشت پذير را ميتوان براي طراحي ساختارهاي محاسباتي ترتيبي استفاده كرد. سپس، يك الگوريتم جديد براي ساخت مدارهاي آدياباتيك در CMOS ارائه مي شود. اين رويكرد بر مبناي استفاده از منطق برگشت پذير آدياباتيك dual-rail است كه موجب كاهش متوسط توان و توان تفاضلي مي شود. اين روش طراحي براي مدارهاي كم توان فركانس پايين كه درآنها امنيت، معيار اصلي طراحي است (مانند كارتهاي هوشمند)، مناسب مي باشد. در ادامه براي كاهش حملات DPA، پيشنهاد مي شود از منطق تفاضلي پوياي آدياباتيك يا ADDL در طراحي تراشه هاي امن استفاده شود. در اين راستا، منطق PADDL براي اجرا در IC هاي امن فركانس بالا نيز با هدف كاهش توان بكار مي رود. در نهايت يك S-box آدياباتيك ارائه شده كه عدم توازن انرژي را در مقايسه با طرح هاي قبلي كاهش مي دهد. اين طرح امكان رمزنويسي فوروارد و رمزگشايي معكوس با حداقل overhead را دارد يعني امكان استفاده مجدد از سخت افزار را ميدهد. اين اثربخشي از طريق شبيه سازي HSPICE در فناوري 22nm نشان داده مي شود.

Hardware designers must consider size, security and power consumption to produce secure and cost-effective integrated chips such as smart cards. To design successful security-oriented structures, the hardware must contain internal protection mechanisms that prevent side attacks to the channel such as DPA attack, complement and cover cryptographic algorithms such as ASE, Triple DES and Triple data. Various approaches to reduce DPA attacks and circuit security have been presented so far, which are briefly introduced below. In this article, the principles of construction, synthesis and application of adiabatic and reversible logic circuits for security applications are reviewed. First, we present a mathematical proof to show that reversible logic can be used to design sequential computing structures. Then, a new algorithm for constructing adiabatic circuits in CMOS is presented. This approach is based on the use of dual-rail adiabatic reversible logic, which reduces the average power and differential power. This design method is suitable for low-power, low-frequency circuits in which security is the main design criterion (such as smart cards). Next, to reduce DPA attacks, it is suggested to use adiabatic dynamic differential logic or ADDL in the design of secure chips. In this regard, PADDL logic is also used for implementation in high-frequency safe ICs with the aim of reducing power. Finally, an adiabatic S-box is presented which reduces the energy imbalance in comparison with previous designs. This design has the possibility of forward encryption and reverse decoding with minimal overhead, which means it allows the reuse of hardware. This effectiveness is demonstrated through HSPICE simulation in 22nm technology.