طراحي عنصر تاخيري براي مبدل هاي زمان به ديجيتال

Design of Delay Element for Time to Digital Converters

طراحي عنصر تاخيري كه يك بلوك كليدي در مبدل هاي زمان به ديجيتال (TDC) مي باشد، يك بخش چالش برانگيز در طراحي حلقه قفل فاز تمام ديجيتال (ADPLL) است. در اين مقاله طراحي مدار يك عنصر تاخيري تازه ارايه مي شود كه زمان تاخير انتشار را كاهش داده و متناسب با آن قدرت تفكيك مبدل زمان به ديجيتال را افزايش مي دهد. افزون بر آن، حساسيت طرح پيشنهادي به ناهمساني افزاره ها و تغييرات فرايند ساخت نسبت به طرح هاي موجود كمتر است. براي آزمودن و اثبات كارايي طرح جديد، يك مبدل زمان به ديجيتال 8 بيتي تازه طراحي شده است كه از يك تقويت كننده زماني قابل تنظيم استفاده مي كند و به قدرت تفكيك زير پيكوثانيه مي رسد. با استفاده از يك مدار كاليبراسيون تغييرات بهره مربوط به تقويت كننده زماني به كمتر از %1 كاهش يافته است. نتايج شبيه سازي مداري در فناوري µm CMOS0/18 افزايش %35 در قدرت تفكيك مبدل و كاهش %20 در مصرف توان نسبت به طراحي هاي مرسوم را نشان مي دهد.

Design of the delay element, a key building block of the time to digital converters (TDCs), is a challenging part of the ADPLL design. Beside the analyzing different types of variable delay elements, a novel delay element design is proposed to minimize the propagation delay and increases resolution of the TDCs proportionally. In addition, sensitivity of the proposed design to mismatch and process variations is less than the conventional designs. To validate the effectiveness of the idea, a new 8bit TDC is designed which uses a tunable gain time amplifier (TA) and achieves the sub picosecond resolution. By utilizing a calibration circuit, the TA gain variation reduces to less than 1%. Simulation results in 0.18µm CMOS technology show 35% reduction in TDC resolution and some 20% improvement in power consumption.